從英特爾多芯片封裝架構布局看先進封裝產業發展趨勢

芯片封裝在電子供應鏈中看似不起眼，但卻一直發揮關鍵作用。作為處理器和主板之間的物理接口，封裝為芯片的電信號和電源提供了一個著陸區。更為重要的是，隨著摩爾定律逐漸放緩，芯片設計和制造成本不斷上升，促使業界開始依靠IC封裝，尤其是先進封裝來擴大在超越摩爾時代的獲利。

先進封裝為什么重要？

先進封裝技術能夠集成多種制程工藝的計算引擎，實現類似于單芯片的性能，但其平臺范圍遠遠超過單芯片集成的芯片尺寸限制。這些技術將大大提高產品級性能和功效，縮小面積，同時對系統架構進行全面改造。因此，得益于對更高集成度的廣泛需求、摩爾定律的放緩、以及交通、5G、消費類、存儲和計算、物聯網(包括工業物聯網)、人工智能(AI)和高性能計算(HPC)等大趨勢的推動，先進封裝逐步進入其最成功的時期。

根據Yole《先進封裝產業現狀-2019版》的報告預計，2019年先進封裝市場仍將保持增長勢頭，年同比增長將達到6%左右。總體而言，2019年-2024年期間先進封裝市場預計將以8%的復合年增長率(CAGR)增長，市場規模到2024年將達到440億美元。對比之下，同一時期，傳統封裝市場的復合年增長率預計僅為2.4%，而整體IC封裝業務的復合年增長率預計為5%。

該機構同時指出，2018年，倒裝芯片(FLIP-CHIP)占先進封裝市場的81%。不過，到2024年，其市場份額預計將下降至約72%。在各個先進封裝平臺中，3D IC堆疊和扇出型封裝將以約26%的速度增長，在各個領域的應用將持續增長。

Yole認為，沒有其他哪種技術可以提供基于硅通孔(TSV)、混合鍵合(或兩者組合)的堆疊技術所能達到的性能和集成水平，因此3D存儲(HBM和3D DDR DRAM)、基于2.5D中介層的芯片分割和邏輯存儲器集成，推動了高端TSV市場的增長；與此同時，2019年-2024年期間，源自移動設備的引領，扇入型晶圓級封裝(WLP)將以6.5%的復合年增長率增長。嵌入式芯片雖然市場規模較小(2018年小于2500萬美元)，但未來五年，憑借電信和基礎設施、汽車和移動等市場需求推動，預計將以49%的復合年增長率增長。

在這一轉型過程中，最大也最有意思的變化是以臺積電為代表的代工廠開始加速拓展進入先進封裝業務。盡管它們相對來說還只是“新人”，但影響力卻很大，這給傳統的半導體封測廠商(OSAT)和以英特爾為代表的IDM廠商們造成了壓力。

英特爾制程及封裝部門技術營銷總監Jason Gorss日前在“英特爾先進封裝技術解析會”上接受媒體采訪時稱，我們正在經歷非常快速的市場轉型，在傳統的CPU和PC時代，技術創新很大程度上依賴于晶體管密度提高和CPU架構的創新。但隨著走向以數據為中心驅動智能互聯的時代，就必須要建立起全新路徑，這也是為什么英特爾要提出制程與封裝、架構、互連、內存與存儲、軟件和安全這六大技術支柱的初衷。

IDM模式下的封裝測試全流程

“六大支柱”戰略的提出，被認為是英特爾面對競爭為自身構建的“護城河”與“防火墻”。作為制造過程的最后一步，也是產品創新的催化劑，我們有必要先復盤一下英特爾的先進封裝測試全流程。

英特爾公司集團副總裁兼封裝測試技術開發部門總經理Babak Sabi帶領的團隊負責的封裝與測試技術開發范圍從晶圓級測試開始，到線路板開發為止。主要包括：

(1)晶圓級測試，選擇哪種芯片更適合單獨的晶圓。
(2)根據硅片處理，將晶圓分割成一些更小的裸片。
(3)基于已知合格芯片(KGD)，通過連接到裸片上的具體接口和插口對裸片進行測試，確保提交給客戶所有的芯片都是質量合格的。
(4)將裸片和基板以及其他封裝材料共同封裝在一起。
(5)對完成封裝的芯片以及基板進行統一測試，確保它們是可以正常運作的。
(6)在完成階段，英特爾會確保整個芯片包括封裝都會正常運行，然后它交付給客戶了。
(7)英特爾擁有完整的表面貼裝技術(SMT)開發線，可確保所有封裝在交付客戶前經過完整組裝和測試。

當然，英特爾也會涉及到封裝的其他領域，包括供電、信號傳導、插座與連接器開發、機械完整性和表面切裝工藝設計、高速信號傳導以及封裝測試等等。Babak Sabi認為英特爾IDM模式在異構集成時代具有不可否認的優勢：一是通用的工具。從晶體管再到整體系統層面的集成，能夠提供全面的解決方案；二是共同的目標。具備協同優化的制程技術、產品、架構和軟件，可實現最佳的性能、功耗、安全，讓產能快速攀升。

“不復雜”的封裝愿景

“英特爾的封裝愿景并不復雜。一是希望開發和擁有領先技術，能夠在一個封裝內連接芯片和小芯片，實現單晶片系統芯片(SoC)的功能；二是能夠實現低功耗高帶寬的高密度互連，這對于實現先進的多芯片封裝架構(MCP)愿景至關重要。”英特爾院士兼技術開發部聯合總監Ravi Mahajan說，輕薄小巧的客戶端封裝、高速信號和互連微縮三大領域將是英特爾封裝技術今后的關注重點。

下圖是Ravi Mahajan展示的一個封裝實例。通過獨特的異構封裝技術，英特爾將一個此前面積4000mm2，包含CPU/GPU/電壓調節器/內存子系統的PCB板成功縮小到不足700mm2，從而在實現更小系統面積的同時，獲得了更佳的電壓調節效率/負載線、更快的高速信號傳輸、以及更低的數據時延。

支持多種節點混合集成技術是確保上述方案成功的關鍵。簡單而言，就是在同一個封裝內實現對多個不同元器件的集成，并確保X/Y/Z三個維度上的封裝尺寸都能夠持續縮小。如果以時間軸加以展示的話，2014年英特爾封裝厚度為100μm，2015年開始實現無核封裝，今后將以無核和嵌入式橋接作為核心。

除了輕薄小巧，不同元器件之間的高速信號傳輸質量同樣受到關注。由于信號在半導體及芯片表面進行傳輸，金屬表面粗糙度不可避免會造成信號衰減，是否有專門的制造技術大幅降低金屬表面粗糙度？或是采用全新布線方法來減少串擾影響？成為檢驗封裝技術成色的試金石。英特爾方面稱，通過電介質材料發明和金屬表面粗糙度降低損耗，加之使用路由/平面模板和電介質堆棧設計IP，目前信號傳輸速度最高已達112Gbps，正努力邁向224Gbps的新高度。

“高帶寬、低功耗、寬且慢的并行鏈路推動了對高密度裸片間互連的需求。”Ravi Mahajan說相比串行連接，并行高速互連會大幅降低信號延遲，改善信號傳輸，如果再搭配良好的設計，甚至能夠將整個系統能耗降低10%，這就是裸片間I/O界面性能的重要性之所在。

他對比了英特爾高級接口總線(AIB)、多裸片間接口技術(MDIO)和臺積電LIPINCON技術在針速、Shoreline帶寬密度、Areal帶寬密度、IO電壓擺幅、PHY功率效率等核心參數上的性能數據(見下圖)，并據此認為，相同功率效率下，MDIO在帶寬密度上更高效。 

MDIO技術建立在英特爾AIB物理層互連技術之上，支持對小芯片IP模塊庫的模塊化系統設計，能夠提供更高能效，可實現AIB技術兩倍以上的響應速度和帶寬密度。

再看一下2D多芯片封裝格局。下圖中，右下角是傳統的有機封裝(FCBGA)技術，每毫米裸片大約會布線30根；采用傳統封裝技術加高密度有機介質(HDOI)等先進制造技術，可以將該數字提高到100-500根；而在嵌入式多芯片互連橋接(EMIB)技術的加持下，這一數字很快就突破了600。

EMIB是英特爾一項研究多年的工作，并最終在連接小芯片的Stratix 10 FPGA、以及在單獨封裝的配置AMD GPU和高帶寬內存(HBM)的Kaby Lake-G 酷睿芯片上得到應用。對比數據顯示，當采用FCBGA、超高密度FCBGA和EMIB技術時，IO/mm/層指標分別從32->48、64->256、256->1024。

而在2018年底英特爾的“架構日”上，英特爾還公開展示了Foveros 3D芯片封裝技術，這是一種系統級封裝集成，為EMIB多芯片封裝技術增加了第二個維度。使用Foveros系統級封裝多芯片模塊，為計算復合體(可以包括內存及其它組件)提供服務的I/O電路、SRAM緩存和電源電路可以在基層芯片上構建，基層芯片覆蓋于封裝襯底上，襯底可以放置針腳與插槽配合，抑或直接焊接到主板上。有源中介層被放置在該封裝襯底上，其上方的各種小芯片通過硅穿孔(TSV)可以互相連接。小芯片上的微凸塊可以通過TSV向下深入中介層，從而連接到堆疊芯片的最底層，然后在中介層內可以到達鄰近，或到達堆疊其上的其它芯片。除了一層底層芯片和另一層頂層芯片，可以有很多分層。

下圖是英特爾當時在架構日上演示使用Foveros工藝的第一個產品：

這個設備定位是超便攜應用，封裝尺寸為12毫米×12毫米，遠小于一枚美元硬幣。具有I/O和其它片上系統組件的基層芯片使用1222工藝，該工藝是基礎22納米工藝的代號，非常久遠，在完善后被應用于“Ivy Bridge”和“Haswell”至強上；在其上方是使用10納米工藝實現的計算復合體(1274工藝，前綴P表示使用Foveros堆疊)，在這個例子中，它包含了來自“Sunny Cove”酷睿的一個核心和來自“Tremont”凌動的四個核心，以一種ARM已經應用多年的方式混搭；最頂層是一大塊疊層封裝內存。英特爾沒有說明這種芯片復合體在負載條件下功耗多少，但確實表示它在待機狀態消耗為2毫瓦，大約是能取得的最低值。

未來，英特爾在至強、凌動、以及各種CPU與GPU、FPGA、Nervana神經網絡處理器等混搭芯片上都會用到Foveros技術。

如果說EMIB 2D封裝和Foveros 3D封裝技術利用高密度的互連技術，實現了高帶寬、低功耗、以及相當有競爭力的I/O密度，那么英特爾在今年7月舉辦的SEMICON West大會上推出的全新Co-EMIB技術，通過將兩個或多個Foveros元件互連，基本達到了單芯片性能。設計師們還能夠以非常高的帶寬和非常低的功耗連接模擬器、內存和其他模塊。(Co-EMIB技術視頻)

構建未來的技術能力和基礎

作為英特爾封裝研究事業部組件研究部首席工程師，Adel Elsherbini更多關注如何為未來封裝技術開發做好準備。他說要想實現更多功能/立方毫米，只有三個微縮方向可以考慮：

用于堆疊裸片的高密度垂直互連—可以大幅提高帶寬，并同時實現高密度裸片疊加；

實現大面積拼接的全橫向互連—確保在小芯片集成當中實現更高的帶寬；

帶來高性能的全方位互連—可以實現3D堆疊無法達到的性能。

具體到封裝互連技術，主要有兩種方式：封裝級集成和SOC分解。前者顧名思義，就是把主要相關功能在封裝上進行集成，例如把電壓的調節單元從母板上移到封裝上，通過這種方式實現全面集成的電壓調節封裝。而后者則是把具備不同功能屬性的小芯片進行連接，然后放在同一封裝里，通過這種方法可以實現接近于單晶片的特點性能和功能，像小芯片一樣組裝的TPU即為典型代表。但無論選擇哪一種實現路徑，都需要做到異構集成和專門的帶寬需求，以幫助我們實現更高密度的多芯片集成。

下圖中橫軸代表互連的導線長度，縱軸代表帶寬，藍色區域是業界希望達到的區域，因為在這里不但可以實現更加優化的互連技術，而且帶寬/功耗等指標也非常接近單芯片IC，但必須要注意的是，一個多芯片封裝的物理和成本限制驅動著對互連和協議的選擇。

Adel Elsherbini列舉了幾種英特爾正在研究的新型封裝技術，稱，“這些不同的技術針對不同的應用需求，但并非互斥，甚至可以有針對性地組合使用。”

•  高密度垂直互連(BUMPS/mm2)

高密度垂直互連主要是靠每平方毫米有多少個橋凸來進行界定。以50微米間距、400橋凸/mm2的Lakefield處理器為例，隨著摩爾定律的推進，芯片尺寸越來越小，為了保證足夠的帶寬，就必須要在導線上下功夫。而傳統基于焊料的技術已經快要到達物理極限了，為此，英特爾開發了混合鍵合技術，通過該技術可實現10微米間距、10000橋凸/mm2的性能指標。

高密度垂直互連具有多種優勢。在無源情況下，當通過中介層對裸片進行互連時，由于裸片之間的傳導需要通過互連引線進行，因此間距越小，信號傳輸速度就越快、時延更低、串擾更少。同時，間距變窄導致電容和電壓在對等眼高上，可以大幅降低功耗，提高信號完整性和性能，有望實現更簡單的電路和更低功耗的并排互連。在有源情況下，從用于裸片間互連的扇出和扇入轉變為用于裸片間互連的橋凸到橋凸時，微縮帶來的間距減小有望把總體電容降低5倍以上。

•  全橫向互連(ZMV)

全橫向互連會用每毫米的引線數量進行衡量。英特爾目前可實現小芯片間的高密度互連，未來隨著小芯片尺寸的不斷縮小，在控制成本的前提下實現整個封裝層面的小芯片互連并非遙不可及。

直線間距是橫向互連需要考慮的重要指標。直線間距越短，同樣面積下就可以封裝更多硅片，信號傳導距離也越短。現在，英特爾基本使用硅后端布線來實現。當然，使用有機中介層會是更好的方案，因為它的成本比硅更低。但是，使用有機中介層就必須進行激光鉆孔，繼而需要較大的捕獲焊盤，如果信號在這些較大的焊盤間傳遞，其密度就會受限，進而影響性能，這是有機中介層的缺點。為此，英特爾開發了基于光刻定義的無未對準通孔(ZMV)技術，可實現導線和通孔寬度的一致，從而避免使用焊盤進行連接，保證了傳導速度。

•  全方位互連(ODI)

ODI為封裝中小芯片之間的全方位互連通信提供了更大的靈活性。頂部芯片可以像EMIB技術下一樣與其他小芯片進行水平通信，同時還可以像Foveros技術下一樣，通過硅通孔(TSV)與下面的底部裸片進行垂直通信。ODI利用大的垂直通孔直接從封裝基板向頂部裸片供電，這種大通孔比傳統的硅通孔大得多，其電阻更低，因而可提供更穩定的電力傳輸，同時通過堆疊實現更高帶寬和更低時延。同時，這種方法減少了基底晶片中所需的硅通孔數量，為有源晶體管釋放了更多的面積，并優化了裸片的尺寸。(ODI技術視頻)

此外，在對比英特爾3D封裝技術與臺積電SOIC之間的不同之處時，Adel Elsherbini認為英特爾的3D封裝技術結合了3D和2D堆疊的兩項優勢，英特爾ODI全向互連技術可通過在小芯片之間的布線空隙來實現，而這些是臺積電SoIC技術做不到的。至于三星，他說三星是通過收購獲得了先進封裝領域的技術，但他們并未公開未來的3D封裝開發計劃，一切都還有待觀察。